臺積電于 12 月 29 日在臺南科學(xué)園區(qū)舉辦 3nm 量產(chǎn)暨擴廠典禮，正式宣布啟動 3nm 大規(guī)模生產(chǎn)。三星幾個月前開啟了 N3(3nm)工藝芯片制造，但臺積電的良率明顯更好。

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　　據(jù) Business Next 報道，專門研究半導(dǎo)體的分析師和專家估計，目前臺積電的 N3 良率可能低至 60% 至 70%，或者高至 75% 至 80%，這對第一批產(chǎn)品來說已經(jīng)相當(dāng)好。同時，金融分析師 Dan Nystedt 在推特上表示，臺積電目前 N3 良率與 N5 良率在上升初期相似，其良率可能高達 80%。

　　相比之下，三星代工在早期階段的 3GAE 工藝良率在 10% 到 20% 不等，而且沒有改善。

　　由于臺積電目前商業(yè)化生產(chǎn) N3 設(shè)計數(shù)量有限(據(jù)推測幾乎不超過三塊 IC)，而且良率相關(guān)數(shù)據(jù)是該代工廠及其客戶的商業(yè)機密，因此還無法對臺積電的 N3 良率有多高或多低做出具體判斷。

　　此外，考慮到圍繞初始 N3 節(jié)點(又稱 N3B)的傳言，蘋果可能是唯一一家采用這項技術(shù)的公司，其他開發(fā)商預(yù)計將使用更穩(wěn)定一些的 N3E 改進工藝。

　　IT之家獲悉，臺積電將采用產(chǎn)能有限 N3 節(jié)點工藝，然后在 2023 年晚些時候轉(zhuǎn)向更穩(wěn)定、更高效的全面生產(chǎn)的 N3E，隨后在 2024 年轉(zhuǎn)向 N3P，這一年臺積電還將在新竹工廠將其 2nm GAA 工藝投入試生產(chǎn)，并在 2025 年進行大規(guī)模生產(chǎn)。

　　臺積電官網(wǎng)顯示，其 3nm 制程工藝是 5nm 之后的另一個全世代制程，具備最佳 PPA 及電晶體技術(shù)。同 5nm 制程工藝相比，3nm 制程工藝的邏輯密度將增加約 70%，在相同功耗下速度提升 10-15%，或者在相同速度下功耗降低 25-30%。
　　（碼上科技）

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